徒然(電気雑記)

 

11 電子回路(2):デジタル(degital)

デジタル回路を考えるときの基礎になるのはパルス回路である。そこで、以下でこのパルス回路の基本的なことを記述する。

11.a パルスの発生(generation of pulse)

11.a.1 マルチバイブレータ回路(multivibrator circuit)

パルス発生回路でまず最初に思い浮かぶのはマルチバイブレータ回路である。この回路は正帰還を持った2段増幅器からなり結合回路の違いにより非安定、単安定、双安定マルチバイブレータがある。

非安定マルチバイブレータ(unstable multiviblator):これは図11−1に示すような回路である。トランジスタT1がOFFでトランジスタT2がONになった時点を考えるとT1のベース電圧はコンデンサC1の負極により最大の負電圧状態である。この時点からT2がONすることによりT1のコレクタ電圧(Vo2)がVCCから下がりはじめICが流れ始め飽和電圧VCE(sat)まで下がっていく。これに従いC1のT1ベース側に蓄えられた負の電荷はRB1を通して放電し、T1のベース電位VB1はT1の順方向電流が流れるまで電位が上がって行く。そして、トランジスタT1がONし、T1のコレクタ電圧(Vo1)がVCEに達するとトランジスタT2はOFFになる。この動作が繰り返されることにより、矩形波の連続のパルスが得られる。これの発振周波数はC1、RB1、C2、RB2により決まる。

単安定マルチバイブレータ(monostable multiviblator):この場合は図11−2に示すような回路で、負のトリガーパルスが入ったときにのみある一定の長さの矩形波が出力される。安定状態ではトランジスタT2がON状態で出力はV2CE(sat)の低い電圧にあり、トランジスタT1はOFF状態である。これに負のトリガーパルスが加わるとT1のコレクタ電圧が下がり、C2の電圧が負方向にかかりT2のベース電圧下がり、T2がOFFになり出力はVCCになる。これにより、T2のコレクタ電圧が上がるためT1のベース電圧が上がり、T1がONになる。このあと、C2はRB2、T1を通して放電するためT2のベース電圧が上がるためT2がONし、T1がOFFになり元の状態に戻る。

図11−1 非安定マルチバイブレータ

図11−2 単安定マルチバイブレータ

双安定マルチバイブレータ(bistable multiviblator):この場合は図11−3に示すような回路である。この図のように非安定マルチバイブレータと同じく左右対称であるため、信号が入らないときはトランジスタT1、T2のどちらがON、OFF状態であるかは分からない。そこで、T1がON、T2がOFF状態のときを考える。この状態でトリガーパルスが加わるとT1のコレクタはV1CE(sat)に低くなっているので、T1側のダイオードには信号は通過せず、T2側のダイオードは通過し、T2のコレクタが低くなりC1を通してT1のベース電圧を下げT1がOFFになる。T1がOFFなるとT1のコレクタ電圧がVCCに上がり、T2がONになりT2のコレクタ電圧はV2CE(SAT)まで下がった状態になる。以上のようにT1がON、T2がOFFの状態からトリガーパルスを加えることにより、T1がOFF、T2がONの状態に変わる。この動作はフリップフロップ回路のの動作と同じであるので、フリップフロップ回路とも呼ばれる。この回路のC1、C2はスピードアップコンデンサと言われており、並列のR1、R2だけではトランジスタの寄生容量と並列抵抗により、信号の遅れを並列にC1、C2を入れることにより信号に対する立ち上がりを速めるためである。

図11−3 双安定マルチバイブレータ

11.a.2 シュミット・トリガ回路(Schmidt trigger circuit)

この回路は図11−4に示すような回路で、正弦波を矩形波に変えることができる。入力が0のときトランジスタT1がOFF、T2がONの場合を考える。T1に入力信号が加えられベース電圧がエミッタ電圧V1E+V1BE以上になるとT1がONになり、T1のコレクタ電圧がV1CE(sat)に下がり、T2はOFFになり出力はVCCになる。また、入力信号がベース電圧より低くなるとT1はOFFになり、T2はONになり出力はV2CE(sat)になる。ここで、右図に示すようにT2がカットオフになる入力電圧V2とONになる入力電圧との間に差が生じるすなわちヒステリシスが生じる。

図11−4 シュミット・トリガ回路

11.b 積分・微分回路

積分回路(integration circuit):これにはRC形とRL形がある。しかし、使い勝手からRC形がよく使われる。この回路を図11−5に示す。入力を図のようにステップ電圧viを与えた場合出力電圧voは図のような時定数τ=CRを持った指数関数で表され、0Vから最大値に向かって上昇する。すなわち、以下の関係式が得られる。      

vo=vi{1−exp(−t/τ)}                              (11・b・1)

微分回路(differential circuit):この回路を図11−6に示す。図のように矩形波を入力に加えた場合、出力は微分回路であるため矩形波の平坦部分は出力0であるがステップのところでは上昇の場合は正の方向にスパイク状の波形が下降の場合は負の方向にスパイク状の波形が現れる。

図11−5 積分回路と波形

図11−6 微分回路と波形

11.c 論理演算回路(logical operation circuit)

デジタル回路は基本的にはパルスの結合、合成、伝達により成り立ち、これによりいろいろな電子機能を生み出している。このデジタル回路の設計の基礎になるのが論理演算である。この論理演算の基本的な要素にAND、OR、NOT、NAND、NOR、EXCLUSIVE ORなどがある。これらの論理演算に対応する回路をゲート回路と呼ぶ。これらの回路にはバイポーラトランジスタやJFETやMOSFETがある。このゲート回路の記号を図11−7に示す。また、一般にパルスのある、なしを1と0で表す。そして、入出力状態を示す表を真理値表と言う。図11−7の真理値表をtable11−1に示す。これらについて以下に簡単に記述する。

AND(論理積):端子A、B、Cに対してパルス信号が入力された場合、出力にはどのように現れるかは真理値表に示されているが、端子A、B、Cのすべての信号が”1”の場合のみ出力Zが”1”で、それ以外の信号の組み合わせの場合は出力Zは”0”である。

OR(論理和):この場合は端子A、B、Cのすべての信号が”0”の場合のみ出力Zが”0”で、それ以外の信号の組み合わせの場合は出力Zは”1”である。

NOT(否定):この場合は端子Aの信号の反対の信号が出力Zに現れる。すなわち、入力が”1”の場合、出力Zは”0”で、入力が”0”の場合、出力Zは”1”である。

NAND(否定積):この場合は端子A、B、Cのすべての信号が”1”の場合のみ出力Zが”0”で、それ以外の信号の組み合わせの場合は出力Zは”1”である。

NOR(否定和):この場合は端子A、B、Cのすべての信号が”0”の場合のみ出力Zが”1”で、それ以外の信号の組み合わせの場合は出力Zは”0”である。

EXCLUSIVE OR(排他的論理和):この場合は端子A、B、Cのうちの奇数個の端子に信号が”1”の場合、出力Zが”1”となり、偶数個の端子に信号が”1”の場合、出力Zが”0”になる。

図11−7 演算回路記号

Table11−1  論理演算の真理値表

11.d インバータ回路(inverter circuit)

図11−8に示すようにバイポーラトランジスタのエミッタ接地の一段増幅回路がインバータ回路として働く。矩形波をベースに入力するとベース電圧が0Vに近いLOWのときにはトランジスタがOFF状態のため出力電圧はVCCのままでベース電圧がHIGHの時にはトランジスタがONになり、エミッタ電圧は飽和電圧VCE(sat)まで下降し、図のような負のパルスが出力される。少し詳細に記述すると、正のパルス入力に対してベースでの寄生容量が充電され、ベース電圧が上昇しコレクタ電流が流れ始めるまでの遅れ時間tdが生じる。そして、コレクタ電流が流れ始めてコレクタ電圧が飽和電圧VCE(sat)になるまでにtdown時間かかる。これはコレクタでの寄生容量の電荷が放電するに要する時間である。そして、入力パルスが立ち下がった時にトランジスタ内で蓄積された少数キャリアが再結合でなくなるに要する時間tsは電流が流れるため電圧は低く維持される。その後、トランジスタがカットオフした後、コレクタでの寄生容量がRLを通じて充電される時間tupかかりコレクタ電圧がVCCに上がる。

図11−8 バイポーラトランジスタのインバータ回路

上述のインバータ回路はバイポーラトランジスタによるが、これにかえてMOSトランジスタを使った場合は図11−9、11−10に示すようなものになる。図11−9はNMOSによるインバータで図11−8のバイポーラトランジスタの代わりにNMOSを使い、負荷抵抗RLの代わりにNMOSを使っている。バイポーラトランジスタの場合よりNMOSの場合はゲートには電流が流れないこととコンダクタンスが小さく、また、負荷抵抗よりもNMOSのコンダクタンスが小さくできるので消費電力が非常に小さくできる。図11−10のCMOSの場合は図11−9の負荷抵抗としてのNMOSをPMOSに置き換えておりCMOS(Complementary MOS)と呼んでいる。この場合はドライバトランジスタNMOSがONのとき負荷PMOSはOFFになり、定常電流は流れず、立ち上がり、立下りの過渡時にのみ電流が流れるだけなので、ほとんど電力を消費しない。このことからデジタル回路においてほとんどがCMOSが使われるようになっている。

図11−9 NMOSのインバータ回路

図11−10 CMOSのインバータ回路

11.e NAND、NOR回路

TTL回路(Transistor−Transistor Logic Circuits):古くからゲート回路として多く使われてきたのはTTL回路である。図11−11がTTL回路によるNAND回路である。この場合、端子A、B、Cのいずれかの端子の入力電圧がLOW(VBEの1.4V以下)のとき、トランジスタT1がONし、抵抗R1を通してベースからエミッタに流れ、コレクタ電圧が飽和領域VCE(sat)になり、T2のベース電位が下がり、T2、T4がOFF状態で、これにより、T3がONし、T4のOFF時の残留キャリアの放電を早め、出力がHIGHになる。すなわち、この回路はNAND回路となる。ここで、D1、D2、D3は雑音による誤動作防止のためのクランプ回路として使われている。このような回路において、入力信号Viに対して出力信号Voは伝搬遅延を伴う。この遅延伝搬に関係する定数を図11−12に示す。パルスの立ち上がり時間は出力値の10%から90%になるまでの時間で、立下りの時間は90%から10%になるまでの時間である。伝搬遅延時間tPHLとtPLHは入力と出力の間の遅延時間で、tPHLは入力がLOWからHIGHになるのに対して、出力がHIGHからLOWに移るときの遅延時間で、tPLHは入力がHIGHからLOWになるのに対して、出力がLOWからHIGHに移るときの遅延時間である。入力値と出力値の50%のところの差を遅延時間としている。そして、tPHLとtPLHの平均値を平均伝搬時間という。図11−11の場合、入力端子が3端子でこれをファンイン(fan in)が3という。また、出力端子が2個ある場合をファンアウト(fan out)が2という。                               

図11−11 TTL回路のNAND回路

図11−12 伝搬遅延時間

TTL回路のようにバイポーラトランジスタを使うとONのときの飽和領域からOFFになるときに残留電荷の影響が大きく、遅延伝搬時間を大きくする。そこで、バイポーラトランジスタがONであっても飽和領域に入らないようにする一つの方法は図11−13に示すように、ベース・コレクタ間にショットキーダイオードをコレクタ方向に順方向に挿入する。以前にショットキーダイオードについて説明した時に述べたようにこのダイオードはPN接合ダイオードとは異なり、少数荷電粒子の注入がないのでONからOFFへの切り替わりのときに残留荷電粒子が存在しない。そこで、このようにすることにより従来の飽和領域の状態に入らなくなり、遅延伝搬時間が改善される。このようなショットキーダイオード付きのTTL回路をショットキーTTL(STTL)回路と呼び、現在のTTL回路はすべてがこれが使われている。そして、ショットキーTTLのトランジスタを微細化し、酸化膜分離などを使い寄生容量を減らし、高速低消費電力TTL(ALSTTL)回路が多く使われている。

ECL回路(Emitter−Couple Logic Circuits):上述のようにバイポーラトランジスタを使うと飽和領域での残留荷電粒子の影響が非常に大きいのこれを避けるもう一つの方法として図11−14に示すように差動増幅回路のトランジスタのエミッタ電流を一定にコントロールすることによりトランジスタ動作を活性領域内で常に動作させる方法をとる。これをECL回路と呼ぶ。このようにすることにより電荷の蓄積をなくし、微細化することにより高速動作を可能にしている。

図11−13 ショットキーダイオードつきバイポーラトランジスタの構造と回路記号

図11−14 ECL回路によるNOR、OR回路 

IIL回路(Integrated Injection Logic Circuits):TTL回路、ECL回路でデジタル回路を構成すると、占有面積が大きくなり、大規模デジタル回路は困難である。バイポーラトランジスタで大規模デジタル回路を可能にする方法としてこのIIL回路がある。このIIL回路のNOR回路およびインバータ回路を図11−15に示す。IIL回路はPNPトランジスタとNPNトランジスタからなっている。PNPトランジスタT2のエミッタ(インジェクタ)から定常的に正孔を注入しているとT1とT3のNPNトランジスタのベースに正孔が蓄積する。この状態で、端子AがHIGH(開放状態)ならT1は動作し、T1のコレクタは飽和領域のVCE(sat)に下がる(LOW)。これに対して、端子AがLOW(アースに短絡)ならばT1は動作せずコレクタはHIGH状態になる。このようなことからBに関しても同じことが言えるので、端子AとBがLOWの時にのみ出力ZがHIGHになることからNOR回路になる。このIILの場合は1ゲートの占有面積が小さいので大規模デジタル回路に向いている。しかし、動作は飽和領域が使われているため、応答速度が遅く、論理振幅が0.6V程度と低く、TTL回路が4V、ECL回路0.8Vと他の回路に比べても低いので、ノイズに弱い欠点がある。

図11−15 IIL回路によるNOR,インバータ回路と構造

MOSによる論理演算回路:NMOSによる論理演算回路(NOR回路、NAND回路)を図11−16(a)と(b)に示し、CMOSによる論理演算回路(NOR回路、NAND回路)を図11−16(c)と(d)に示す。

図11−16 (a)NMOSによるNOR回路 (b)NMOSによるNAND回路 (c)CMOSによるNOR回路 (d)CMOSによるNAND回路

11.f フリップフロップ回路(Flip−Flop Circuits)

図11−17に示すデジタル回路がRSフリップフロップ回路と呼ばれている。 はセットの反転信号で はリセットの反転信号を意味し、OR回路の入力端の〇印は信号の反転を意味する。〇印の前でL(LOW)なら〇印の後ではH(HIGH)である。また、 はQの反転記号である。初期状態で出力QをLに をHにしておき、 と に図11−17(b)に示すような信号を入力するとQの出力は以下のようになる。 と がHのときはQはLとなる。この後、 がH→LになるとQはHになる。この後、 がL→HになってもQはHのままである。この後、  がH→Lになると、QはLになる。ついで、  がL→H、H→L、L→Hと変化してもQはLのままである。このように がH→Lに変わることにより、QがL→Hに変化し、 がH→Lに変化することにより、QはH→Lに変り、セット、リセットの関係が成り立つ。これを真理値表で表すと図11−17aのようになる。また、これらのRSフリップフロップをCMOSにより組むと図11−18のようになる。

図11−17 ゲート回路によるRSフリップフロップ回路と波形

 

S

 

 

n+1

不定

Qn

 

 

図11−17a 真理値表

図11−18 CMOSによるフリップフロップ回路

上述のRSフリップフロップ回路に対してある同期パルスの立ち上がりに同期してフリップフロップのその時点の状態を変化させたい場合の回路が図11−19に示すRSTフリップフロップ回路である。この回路はS、R信号をNAND回路にクロック信号Tと共に加えられ、この結果を図11−17のRSフリップフロップ回路に加えられている。クロックがLのときは と が常にHで、クロックがHの時だけSがHなら がLにRがHなら がLになり、この結果の波形は図11−19(b)に示すようになる。

RSフリップフロップの場合は図11−17aの真理値表で示されているように、この場合は と  がL、Lの時は不定になる欠点がある。そこで、これを解決し、クロックを付加したのがJKフリップフロップでこれの真理値表を図11−20に示す。

図11−19 ゲート回路によるRSTフリップフロップ回路と波形

 

 

 

n+1

n

Qn

 

図11−20 JKフリップフロップの真理値

 

図11−21 JKフリップフロップ回路による非同期カウンタと波形

11.g カウンタ回路、レジスタ回路

カウンタ回路(counter circuit):バイナリカウンタは2進数法のカウンタで、1と0で表わす。これをJKフリップフロップ回路を使って行う。フリップフロップ1段が1桁に対応する。そこで、図11−21に示すように3段のJKフリップフロップを使っているので3桁の2進数をカウントすることができる。すなわち、23=8までカウントします。この場合JKは常に”1”のままで、図のようなクロック のパルスをあたえると一つのパルスが入る、すなわち、”0”→”1”→”0”とQが”1”になり、次のパルスが入るとQは”0”になる。このことが繰り返される。これが次の段のクロックとして入力するため、同じことが繰り返されることで図11−21(b)のような波形が得られる。

シフトレジスタ回路(register circuit):情報を一時的に記憶しておく回路としてシフトレジスタ回路が使われる。この回路として図11−22に示すようなJKフリップフロップ回路がある。これは記憶するデータをJとK端子にインバータにより互いに逆に入力させる。これにすべての段に同じクロックを入力する。このことによりクロックの1パルスごとにデータが右に移動していく。図11−23はNMOSによる二相形のダイナミックシフトレジスタ回路を示す。この場合、クロックパルスφ1とφ2は180°の位相差がある。Viの入力データはφ1のパルスによりスイッチされVAのような信号になり、これがインバータにより反転し、次のφ2のパルスによりスイッチされ、2段目のインバータにより、Voのような出力データとして転送される。

図11−22 JKフリップフロップ回路によるシフトレジスタ

 

図11−23 NMOSダイナミックシフトレジスタ回路

11.h メモリー回路(memory circuit)

デジタル情報のメモリーは重要な位置を占めている。メモリー量の需要は近年特に増している。メモリーの方法はいろいろあるがここではMOSを利用したSRAMとDRAMについて記述する。

SRAM(Static Random Access Memory):このメモリー回路は図11−24に示す。この回路は図11−3の双安定マルチバイブレータと類似の回路構成である。データの書き込みはワード線をHIGHにしておいて、T1、T2をONにしておき、T1のデータ線よりHIGHの信号を入れると、T4がONして、T4のドレインの電圧がLOWになりT3のゲートが低くなりT3がOFFになる。新たに信号が加わらない限り、T3OFF、T4ON状態が維持され、データとして保存される。このデータを読み出すにはワード線をHIGHにしてビット線よりT1、T2をONにしてビット線よりT1、T2のドレインの電圧がHIGHかLOWかを検知することによりデータを取り出す。このメモリーは電源が加わっている限りデータが保持され、保持状態ではほとんど消費電力は要らないが、1データあたり、6個のMOSトランジスタを必要とするため以下に述べるDRAMと比較すると3倍ほどの面積を必要とするため、DRAMにくらべて高集積化に関して劣る。

DRAM(Dynamic Random Access Memory):このメモリー回路は図11−25に示すようにセルが1MOSと1コンデンサから成り立っている。メモリーセルへのデータの書き込みはワード線に電圧を加え、MOSをONにして、ビット線からデータをコンデンサに蓄積する。そして、データの読み出しはT1をONにして、コンデンサに電荷が蓄積されているかを検知する。この場合、コンデンサによるデータの蓄積のため秒オーダの蓄積時間しか得られない。そこで、一定の周期でのデータの再書き込み、すなわち、リフレッシュが必要になる。しかし、1データあたり、必要素子数が2個と少ないため高集積化に向いており、現在では1ギガビットのメモリーも可能である。また、この素子が高集積化プロセス開発の牽引役をしている。

図11−24 CMOSによるSRAMのメモリーセル

図11−25 DRAMのメモリーセル

11.i A/D、D/A コンバータ(converter)

自然界に現れるいろいろな物理現象(音、熱、光、風、水などの)の物理量はアナログ信号として捉えられる。そこで、これらをデジタル処理するには、得られるアナログ信号をデジタル信号に変換する必要がある。いろいろな物理量をまずは種々のセンサーにより電気信号または電圧に変換する。そして、たとえば電圧の大きさをパルスの数に置換える。あるいは、電圧の大きさを量子化して、飛び飛びの値にします。図11−26に示されているアナログ量<−>デジタル量変換のように、実線で示されている時間的に変化している電圧波形のアナログ量をデジタル量に変換するのに、まず、時間変化をサンプル間隔時間△t で、分割し、t0、t1、t2、−−−、の時点での電圧値を測定する。そして、測定値を量子化して、この場合は簡単に0(0V以上1V未満)、1(1V以上2V未満)、2(2V以上3V未満)、−−−、8V(8V以上9V未満)の飛び飛びの値に当てはめ、この0、1、2、−−−、8Vを2進数3桁(3ビット)表示する。このことにより、000、010、101、111、110、101、011、001デジタル値を得る(A/D変換)。次にこのデジタル値を電圧値に変換し、横軸を時間に取り、間隔時間△tごとに値をとることにより、点線のようなアナログ量に変換される(D/A変換)。図からわかるようにアナログ量とA/D、D/A変換したアナログ量とは大きく異なっている。しかし、変換後のアナログ量を初期のアナログ量に近づけるためには電圧軸の量子化を1Vから0.1Vまで細かくし、サンプル間隔時間△tを短くすることにより可能であるが、このことによりデジタル値のビット数が大幅に増え、全体の情報量が大きく増える。そこで、回路規模と必要情報量との兼ね合いで考慮する必要がある。以下では、回路上から記述するが、先にD/A変換の方から見るほうが理解しやすいので、D/A変換について先に述べる。

図11−26 アナログ量<−>デジタル量変換

D/A変換回路:上述の2進数3ビットのデジタル値をアナログ値に変換する回路の方式に図11−27に示すようなはしご抵抗形D/A変換回路がある。基本的なはしご抵抗形D/A変換回路を考えるため、以下の考えにはオペアンプの手前までの抵抗の部分だけを考える。HIGHの信号が電圧VRであるとするとS1S2S3の信号に対応するアナログ出力電圧Vo は次式になる。

Vo=(VR/23)(S322+S221+S120)

たとえば000に対して、 Vo=0、 001に対して、Vo=(1/8)VR、 111に対して、Vo=(7/8)VR  となる。この他に、オペアンプ入力に並列に各信号入力端子を持ち、各端子オペアンプ間に抵抗が入り、その抵抗が信号S1、S2、S3に対応して、抵抗値をR、2R、4Rと順に2nと重み付けを行った、重み抵抗形D/A変換回路。重み抵抗とバイポーラトランジスタの組み合わせによる重み定電流形D/A変換回路。はしご抵抗形の各端子に流す電流に重み付けしたはしご抵抗形重み定電流D/A変換回路。一定電圧、一定周期パルス列において、デジタル信号入力に応じたデューティサイクルを発生させ、これを平滑し、アナログ出力値に換えるパルス幅変調形D/A変換回路。一定電圧、一定パルス幅で、デジタル信号入力に応じた周波数のパルスを発生させ、これを平滑し、アナログ出力値に換えるパルス幅変調形D/A変換回路などがある。

図11−27 はしご抵抗形D/A変換回路

図11−28 積分方式V−T変換形A/D変換器

A/D変換回路:図11−28に積分方式V−T(電圧ー時間)変換形A/D変換器の構成を示す。これは入力アナログ信号を一定の時間、積分器で電圧積分し、これを基準電圧にスイッチを切り替えて基準電圧による逆充電時間を測定し、この時間をゲート時間とし、この時間に対応するクロックパルス数をカウンタにより計測する。このクロックパルス数を希望のビット数表示する。このほかに積分方式V−F(電圧ー周波数)変換形A/D変換器などもある。                       

また、図11−29に遂次比較形A/D変換器がある。この場合は3ビット数表示の場合で、これには上述のD/A変換器も使われる。この場合、アナログ入力電圧に対して、まずD/A変換器で3ビット数値(111)の最大値に対応する電圧値を発生させ、出力と比較し、もし、高ければ最大値の3ビット数値を出力し、もし、低い場合は次の下のビット数値(110)に対応する電圧値と比較し、もし、これより入力値が高ければビット数値(110)を出力し、低い場合は次の下のビット数値(101)に対応する電圧値と比較する。このように遂次比較してアナログ入力電圧をビット数値に変換する。

図11−29 遂次比較形A/D変換回路

 

11・j デジタルの基礎理論

プール代数(Boolean algebra):数字1と0または真(true)と偽(false)の2値でもって論理体系を形成するのを2値論理といい、イギリスの数学者ブールの名をとって、ブール代数と呼ばれる。この代数がデジタルAでの論理演算(AND( ・ )、OR(+)、NOT(  ))などの基になる。以下にブール代数の諸定理について記述する。

 = 0                                                 (11・j・1)

 = 1                                                 (11・j・2)

A + 0 =0 + A = A                                    (11・j・3)

A ・ 0 = 0 ・ A = 0                                     (11・j・4)

A + 1 = 1 + A = 1                                   (11・j・5)

A ・ 1 = 1 ・ A = A                                     (11・j・6)

A + A = A                       べき等則(idempotency law)  (11・j・7)

A ・ A = A                                      べき等則  (11・j・8)

A +  = 1                       補元則(complement law)   (11・j・9)

A ・  = 0                                       補元則  (11・j・10)

A + B = B + A                  交換則(commutation law)  (11・j・11)

A ・ B = B ・ A                                   交換則 (11・j・12)

(A + B)・(A +C) = A + B ・ C       分配則(distributivity law)  (11・j・13)

A ・ B + A ・ C = A ・(B + C)                      分配則 (11・j・14)

A ・(A + B) = A                      吸収則(absorption law) (11・j・15)

A + A ・ B = A                                  吸収則  (11・j・16)

A ・( + B) = A ・ B                              吸収則  (11・j・17)

A +  ・ B = A + B                              吸収則 (11・j・18)

A ・ (B ・ C) = (A ・ B) ・ C           結合則(associativity law)  (11・j・19)

A + (B + C) = (A + B) + C                     結合則  (11・j・20)

A ・ B + A ・  = A                                    (11・j・21)

(A + B)・(A + ) = A                                   (11・j・22)

A ・ B +  ・ C = (A + C)・( + B)                       (11・j・23)

(A + B)・( + C) = A ・ C +  ・ B                       (11・j・24)

A ・ B +  ・ C + B ・ C = A ・ B +  ・ C                (11・j・25)

(A + B)・( + C)・(B + C) = (A + B)・( + C)              (11・j・26)

A ・ B  =  +    論理積の否定=否定の論理和 (積和形)  モルガンの定理(De Morgan’s theorem                                                     (11・j・27)

A + B   =  ・    論理和の否定=否定の論理積 (和積形)   モルガンの定理 (11・j・28)

式(11・j・26)の論理演算が正しいかどうかを真理値表で示す。この表が示すように式の左辺と右辺が等しいことが分かる。

 

 

 

        

(A+B)・(+C)・(B+C)

        

(A+B)・(+C)

  0・1・0=0

 0・0=0

  0・1・1=0

  0・1=0

  1・1・1=1

 1・1=1

 1・1・1=1

 1・1=1

 1・0・0=0

 1・0=0

  1・1・1=1

 1・1=1

 1・0・1=0

 1・0=0

 1・1・1=1

 1・1=1

図11−30 式(11・a・26)の真理値表

 

図11−30の真理値表は変数A、B、Cの3変数の場合です。表に示すようには変数A、B、Cすべての組み合わせに対して見るため、8行の真理値表になります。これが4変数になると2の4乗の組み合わせ、すなわち、16行の表になるため、表自身が非常に煩雑になります。そこで、これを2次元真理値表示することにより図11−32のように簡潔に表示できる。1次元表示を2次元表示する方法は図11−31に示す。ここで、変数ABCの組み合わせだけに目をつけると図11−31の2次元真理値表の書く升目の隣同士の変数の違いは1行目と2行目を見れば000→001の変化で変数Cが0から1に変化するのみであり、1行目と3行目を見れば000→010の変化で変数Bが0から1に変化するのみである。ところが3行目と5行目を見ると010→100となり、Aが0から1に変化し、Bも1から0に変化するため変数2つを変化させなければならない。そこで、図11−33に示すようにABが10の行と11の行を交換するとどの升目を考えても隣同士の変数の違いは1となる。このように隣同士の変数の変化を1にした真理値表をカルノー図と呼ぶ。これを図11−33、11−34に示す。4変数の場合は図11−35から図11−36のようになる。

  C

 

A B

 

 0

 

 1

0 0

1行目

2行目

0 1

3行目

4行目

1 0

5行目

6行目

1 1

7行目

8行目

図11−31 1次元真理値表と2次元真理値表との対応 

  C

 

A B

 

 0

 

 1

0 0

 

  0

0 1

  1

 

1 0

  0

  1

1 1

  0

 

図11−32 2次元真理値表

  C

 

A B

 

 0

 

 1

0 0

1行目

2行目

0 1

3行目

4行目

1 1

7行目

8行目

1 0

5行目

6行目

図11−33 3変数のカルノー図

 

  C

 

A B

 

 0

 

 1

0 0

  0

 0

0 1

 1

  1

1 1

 0

 1

1 0

 0

  1

図11−34 3変数のカルノー図

 

  

C D

 

A B

 

0 0

 

0 1

 

1 0

 

1 1

0 0

1行目

2行目

3行目

4行目

0 1

5行目

6行目

7行目

8行目

1 0

9行目

10行目

11行目

12行目

1 1

13行目

14行目

15行目

16行目

図11−35 4変数の2次元真理値表

  

C D

 

A B

 

0 0

 

0 1

 

1 1

 

1 0

0 0

1行目

2行目

3行目

4行目

0 1

5行目

6行目

7行目

8行目

1 1

13行目

14行目

16行目

15行目

1 0

9行目

10行目

12行目

11行目

図11−36 4変数のカルノー図

式(11・j・26)をさらに計算すると・B +A・C+B・C となる。そこで、・B、A・C、B・Cのカルノー図はそれぞれ図11−37、11−38、11−39になる。これらの結果図11−40に示すカルノー図になる。このカルノー図から ・ BとA・Cの和であることもカルノー図から分かり、結局式(11・j・26)は・B+A・Cであり、式(11・j・24)を証明したことになる。このようにカルノー図を用いることで式を簡単化することができる。また、実際の場合、入力変数の組み合わせによっては組み合わせが禁止の場合が生じる場合がある。このようなときには関数値が0でも1でも都合の好いように決めることで論理関数を簡単化する場合がある。・B+A・Cの論理関数の回路図は図11−41に示す。

  C

 

A B

 

 0

 

 1

0 0

 0

 0

0 1

 1

 1

1 1

 0

 0

1 0

 0

 0

図11−37 ・Bのカルノー図

 

  C

 

A B

 

 0

 

 1

0 0

 0

 0

0 1

 0

 0

1 1

 0

 1

1 0

 0

 1

図11−38 A ・Cのカルノー図

 

  C

 

A B

 

 0

 

 1

0 0

 0

 0

0 1

 0

 1

1 1

 0

 1

1 0

 0

 0

図11−39 B・Cのカルノー図

 

図11−40 ・B+A・C+B・C=・B+A・Cのカルノー図

図11−41 ・B+A・Cの論理回路図

 

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1.電気の基礎

2.電気の発生  (電池;電力発電(水力、火力、原子力、地熱、風力))

3.交流電圧、電流、電力  (交流電圧、電流、電力;受動素子;アナログ計測;インピーダンス)

4.半導体素子  (半導体の基礎[原子における電子軌道、結晶、固体内の電気伝導]、PN接合ダイオード、ショットキーダイオード、LED、レーザーダイオード、フォトダイオード、ガンダイオード、インパットダイオード、バイポーラトランジスタ、MOSFET、JFET・MESFET・HEMT、SCR)

5.集積回路  (バイポーラ集積回路の例、CMOS集積回路の例)

6.IC製造基盤  (シリコン結晶、ウエーハ製作、クリーンシステム)

7.IC製作前工程  (洗浄、ウエットエッチング、リソグラフィ、エピタキシャル成長、絶縁膜形成、ドライエッチング、不純物拡散、導電膜形成、真空)

8.IC製作後工程  (組み立て、検査、信頼性、IC環境試験、IC故障要因、評価解析)  

9.電子回路(1)A:アナログA  (単一トランジスタ増幅回路、2段増幅回路、差動増幅回路、定電流電源と定電圧電源、出力段回路、演算増幅器)

10.電子回路(1)B:アナログB  (発振器、変調・復調回路)

11.電子回路(2)デジタル  (パルスの発生、積分・微分回路、論理演算回路、インバータ回路、NAND;NOR回路、フリップフロップ回路、カウンタ回路;レジスタ回路、メモリ回路、A/D;D/Aコンバータ、デジタルの基礎理論)

12.高周波回路  (電磁波、分布定数回路、導波管、方向性結合器、同軸導波管結合器、無反射終端、サーキュレータ、増幅回路、発振回路、衛星放送受信コンバータ、アンテナ)

 

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